目前的低相噪频率综合器追求多种技术实现方案，且技术方案应用相当简单多变，不过考虑到设备整体应用局限性，所以其输出频率也相对偏低，在某些频点上杂散性表现较为明显，所以基于锁相环PLL与DDS设计实现低相噪频率综合器是具有一定技术可行性的。
一、锁相环PLL与DDS的基本概述
（一）锁相环PLL
锁相环PLL作为一种相位负反馈技术存在，它其中包括了多种设备元件如环路滤波器、鉴相器等等。一般来说，目前低相噪频率综合器所采用的是数字锁相环，它的基本组成内容丰富，且特点表现突出，例如它的相噪相对较低，杂散抑制性表现良好，成本功耗偏低且体积偏小，是目前制作低相噪频率综合器的核心元器件之一。
就锁相环PLL本来而言，它的输出信号相位噪声计算十分复杂，在频率综合器应用过程中可采用仿真软件展开仿真操作，或者直接进行估算。在相位噪声值分析过程中了解到，需要参考信号相位噪声来决定相关数据内容，避免出现噪声值恶化dB情况，其远端相位噪声则主要通过VOC噪声来决定频率综合器运行效率。换言之，如果锁相环PLL步进越小，它的N值就会相应增大，此时输出信号的近端相噪恶化会逐渐严重。在针对某些输出频率相对较高的频率源而言，必须要建立一套小步频率综合器运行体系，相应提高相噪质量。
（二）DDS
DDS中包含了多种基础元器件，它们都围绕基准时钟展开功能应用，且应用功能内容也相当丰富。比如说，DDS可在基准时钟控制下展开线性数据内容累加，确保频率控制器应用到位，提高频率综合器整体运行效率。就设备整体应用而言，它主要结合低通滤波器展开连续变化操作，保证频率波形应用到位。DDS本体虽小，但它却能够实现快速频率步进，优化降低输出频率，避免产生较高频率。另外，DDS的输出杂散是相对较大的，这是因为它主要由D/A非线性所引起，在产生杂散幅度控制较小情况下，它主要通过设计来规避杂散较大频率问题，提高频率综合器的应用效能。如果从频率控制字线性累加层面看，它主要完成了数模转换过程，获得相应阶梯波，保证低通滤波器连续变化有效到位，建立有效频率波形体系。
总体来说，锁相环PLL与DDS都是为低相噪频率综合器服务的，二者都能实现设备的小步进频率操作，且操作性能表现突出到位[1]。
二、低相噪频率综合器的综合设计与功能实现
采用锁相环PLL配合DDS就可构建低相噪频率综合器，主要来讲就是首先通过锁相环技术对频率综合器的低相噪部分进行优化，满足其不同频段的低相噪指标，再配合DDS技术输出频段信号内容，确保发挥技术优势，提高频段小步进、低相噪频率综合器应用效能。如此也可最大限度降低设计调试难度，目前该设计方案已经被低相噪频率综合器所广泛应用，且也取得了不错应用效果[2]。
（一）低相噪频率综合器综合设计与功能实现思路
采用PLL锁相环技术配合DDS技术可确保频率综合器实现小步进有效操作，其方案中可产生最低1400MHz、最大1500MHz的电信号，这些电信号都能通过集成锁相芯片实现应用，整体小步进电信号约为10MHz。一般来说，它的环路之一输出大体分为3路，其中可环回参考信号鉴相，另外环路负责针对分频器分频进行调整，建立DDS参考时钟机制。在这里，DDS所采用为AD9951芯片，它确保了送混频器的有效输出，提高信号混频效率，同时基于鉴相电压来分析环路滤波器滤波内容，由此建立一套VCO电压控制端，主要用于控制电压的输出频率，确保所有环路点都能被锁定在指定频点位置之上。
在整个方案操作中，要确保电信号至少在10MHz左右，配合锁相环PLL、DDS技术来综合实现频率综合器低相噪、小步进过程。整个过程中要分析计算DDS频率，保证频率指标计算到位，综合满足10Hz基本要求即可。如果噪声出现恶化达到20dB以上时，还需要对环路内所存在的相位噪声进行估算分析，将其优化至-103dB左右，并建立独立环路，结合方案输出对相噪环路内容进行分析，最终估算出频率综合器总相噪值，将所有相噪值相加获得总相噪值大约为100dB左右为满足标准。考虑到频率综合器中相噪值普遍偏低，因此需要结合实际设计方案充分利用锁相环PLL技术内容，提高设备使用效率，彰显低相噪特性，将设备技术发挥到最高水平上。
（二）低相噪频率综合器的布线设计
在针对低相噪频率综合器的布线设计方面，应该遵循小步进基本原则，确保数字与线路模拟有效分离，并建立电源线体系，优化管教接地部分，有效降低综合器各方面干扰，提高布线设计水平。在整个设计过程中，要确保管脚接地到位，提高电平应用水平。再者就是对DDS和PLL电路板进行综合分析，可采用4层PCB板设计优化其布线底层与中层，做到合理走线。一般将顶层或者底层设置为走线层，中间两层则专门设计电源层与接地层，而VOC部分则专门设置在微带板上。
（三）低相噪频率综合器的结构设计
为有效避免电路之间相互干扰方面，需要保证低相噪频率综合器设计到位，减小其由于电路来建立内部电磁兼容性优化体系，解决噪声干扰问题。所以说，在结构设计过程中需要结合电路内容展开分析，保证3路设计到位，即设计功STEL部分、PE部分以及VOC输出部分。在阻挡分开设计过程中，则需要加入小盖板设计，确保双层屏蔽设计电磁兼容性能优化到位。结合频率综合器中合成器中噪声来源相对较多的问题，在了解参考源鉴相器过程中，需要对器件本身所存在的无噪声理想部件进行分析，主要是优化VOC输出外部干扰部分，深度考量换路内部相位噪声影响问题，减少噪声随机性互不相关问题[3]。
总结：
综上所述，在采用PLL锁相环技术配合DDS技术建立小步进低相噪频率综合器过程中，需要突破传统现实设计方法，有效调整设备工作频率与相噪实测值，保证体现新设备新设计的巨大价值优势。整体来看，设备设计相对简单，设备量较小，体积偏小，成本偏低，且设计性能指标表现相当出众。且其设计是可以满足针对相噪指标的技术性要求的，保证满足系统对杂散指标要求到位，且目前已经有大量频率综合器采用这一技术，并实现了生产运行效率提升。
参考文献：
[1]张宁, 王倩, 赵伟靖,等. ~(85)Rb喷泉钟的低相位噪声微波频率综合器设计[J]. 光学学报, 2020,463(10):7-13.
[2]宋雪莹, 崔永俊, 张祥,等. 基于DDS+PLL的低相噪频率合成器设计[J]. 电子器件, 2019,42(04):141-146.
[3]牟仕浩, 张开放, 郭京,等. 面向CPT铷原子钟频率合成器优化[J]. 现代科学仪器, 2020, 000(001):19-24.