时钟数据恢复电路(CDR, clock data recovery)是接口电路接收端非常重要的一个模块,CDR环路的稳定性和性能决定了数据接收质量。基于PI(PhaseInterpolation)的时钟数据恢复电路具有Jitterpeaking易控,多通道可share共同时钟从而减少功耗并易于实现等优点,多被应用于SerDes接收端系统中。本文从CDR系统以及实际设计方面考虑,对CDR系统中每个设计环节进行了小信号等效,从而完成整个系统建模,保证了系统稳定性和性能,同时对模块设计有了明确的指导。
