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低内阻Trench MOSFET结构仿真研究

崔同 周晓军 刁伟敏 郑磊 陈玮

济南市半导体元件实验所,山东省济南市,250014

摘要: 沟槽栅(Trench)MOSFET以其通态电阻低,开关速度快的特点占据了主导地位。为降低通态电阻,研究在不同Pwell深度下对导通电阻的影响,在不同外延长度下,沟槽深度对耐压的影响,随着对沟槽深度的增加,Trench MOSFET的耐压随之下降,导通电阻随着减小。
关键词: TrenchMOSFET;低内阻
DOI:10.12721/ccn.2022.157103
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1  引言

为了满足通讯设备,家用消费电子产品的快速发展需要,我们离不开高频、低压功率半导体器件的使用。尤其是随着产品的重量轻,功能强的便携式装置发展,对其机内电源用的功率半导体器件,不仅要求很低的通态压降,而且要求很高的工作频率[1-3]。

目前,在应用领域中,沟槽栅(Trench)MOSFET以其通态电阻低,开关速度快的特点占据了主导地位。为降低通态电阻,沟槽栅MOSFET 所需的加工精度越来越高,况且在降低通态电阻的同时,必然伴随着栅电容的增加而使开关速度下降。我们通过研究沟槽栅的特点,以去减小器件通态电阻,实现功率半导体器件损耗降低。

2  Trench MOSFET积累区对导通电阻的影响

沟槽栅MOSFET作为现在应用最多的低压电源功率器件,沟槽栅MOSFET较传统的功率器件有它自身的特点。第一代基于槽栅(Trench-gated)结构的30V功率MOSFET大批量生产技术首先由Siliconix公司开发成功,并衍生出一系列产品[4]。能实现超高沟道密度,工业界不断地改进Trench MOS的器件结构及制造工艺技术,主要是降低正向导通电阻以减小静态功率损耗。图片4.png

图1 RMOSFET结构 

由于沟槽结构的引入,消除了用于低压时占比例较大的Rj,从而使通态电阻大大降低,2.随着加工工艺的不断改善,沟槽栅MOSFET的原胞尺寸不断减小,3.单位面积沟道数的增加,可使沟道电阻减小,通态电阻也随之降低。通过减小器件导通电阻从而减小器件静态损耗。图片5.png图2  传统沟槽MOSFET结构及内部电阻示意图

减小静态功率损耗主要通过降低器件总导通电阻来实现。如上述图2所示,器件总导通电阻主要由四部分构成:沟道电阻、积累区电阻、漂移区电阻、衬底电阻。为了减小电阻,一种直观的方法是增加导电通路各区的掺杂浓度。但是单纯的增加掺杂浓度会很大程度上降低器件的击穿电压。我们知道,改善器件的通态电阻受到材料和击穿电压的限制,这由于“硅极限”的存在和要维持一定的击穿电压要求有一个相对厚的、低掺杂的外延层。通态电阻正比于击穿电压的2.5次方[5],即通态电阻随着击穿电压的提高呈指数倍的升高,也可以理解为通态电阻的减小也是以击穿电压的减小为代价的。所以,在优化器件通态电阻的同时,还应兼顾满足器件的耐压条件,也就是在通态电阻和器件耐压之间寻找一个最好的折衷(trade- off) 。

积累层是在栅压的作用下,低掺杂n-区体内的多子电荷被吸引到半导体表面,形成高浓度的n+层,该层即为积累层[6]。积累层中多子电荷的增加可以有效减小RA。积累层中电荷Qe = Cox (Vgs - Vth),所以减小RA的一种方法是提高栅极电压,另一种方法是提高表面载流子迁移率。例如沿{100}方向挖槽可以得到比沿{110}方向挖槽更大的有效电子迁移率[7]。截图1741078985.png

图3为Trench MOSFET工艺仿真的示意图。(a)为Trench MOSFET仿真的掺杂深度图;(b)为Trench MOSFET仿真的电场图;(c)为Trench MOSFET仿真的电流图

图片6.png

在图3(b)图中,Trench MOSFET在栅压为10V时,沟槽的底部电场变强,在底部会吸附电子,形成一个积累区,使得电流由槽边缘向中间扩散。最终减小积累区的导通电阻。

图4 不同Pdose的浓度下,Trench MOSFET的导通电阻与耐压

在图4中,在不同Pdose的浓度下,Pwell注入能量大小的不同,及Pwell离子注入深度的不同,随着深度的增加,Trench MOSFET的导通电阻随之也会增加,但耐压基本趋于稳定在33.5V左右。为了减小Trench MOSFET的导通电阻,需要尽可能控制Pwell的深度,太浅则会造成短沟道效应,引起Trench MOSFET的失效。

沟槽的深度对优值会产生较大的影响。随着槽深的增加,栅极与源区和漏区重叠的面积会增大,因此导致电容增加,影响向估值。

沟槽深度的影响图片7.png图5 不同外延长度下,沟槽深度对耐压的影响

图为不同外延长度下,沟槽深度对耐压的影响,随着对沟槽深度的增加,Trench MOSFET的耐压随之下降。

图片8.png图6  不同外延长度下,沟槽深度对导通电阻的影响

图为不同外延长度下,沟槽深度对导通电阻的影响,随着对沟槽深度的增加,Trench MOSFET的导通电阻也随之下降。

随着槽深的增加,栅极与源区和漏区重叠的面积会增大,因此导致电容增加,影响到优值。所以,如果不是有特殊要求,通常不把槽挖的太深。但从图中可以看出,槽深的增加,导通电阻随着减小。

3  结论

Trench MOSFET随着深度的增加,导通电阻随之也会增加,但耐压基本趋于稳定。为了减小Trench MOSFET的导通电阻,需要尽可能控制Pwell的深度,太浅则会造成短沟道效应,引起Trench MOSFET的失效。在同一外延层长度下,沟槽深度越深,导通电阻随之越小。但过度的沟槽深度随之也会引起Trench MOS的耐压降低。另外,也需要结合工艺可实现的情况下,以达到沟槽深度的一个最优值。

[1] Baliga,  Jayant B . Modern power devices[M]. Wiley, 1986.

[2] Bai Y ,  Huang A Q . Novel automated optimization of power MOSFET for 12V input, high-frequency DC-DC converter[C]// IEEE International Symposium on Power Semiconductor Devices & Ics. IEEE, 2003.

[3] J. Shen, D. N. Okada, F. Lin, S. Anderson and Xu Cheng, "Lateral power MOSFET for megahertz-frequency, high-density DC/DC converters," in IEEE Transactions on Power Electronics, vol. 21, no. 1, pp. 11-17, Jan. 2006.

[4] Daisuke,  Ueda H ,  Takagi G , et al. A new vertical power MOSFET structure with extremely reduced on-resistance[J]. IEEE Transactions on Electron Devices, 1985, 32.

[5] Chen X . Breakthrough to the “Silicon limit” of power devices.  1998.

[6] Zeng J , Dolny G , Kocon C , et al. An ultra dense trench-gated power MOSFET technology using a self-aligned process[C]// Power Semiconductor Devices and ICs, 2001. ISPSD '01. Proceedings of the 13th International Symposium on. 2001.

[7] Heuvel V D ,  M. G L , Hueting, et al. Improved method for determining inversion layer mobility of electrons in trench MOSFETs.[J]. IEE Proceedings -- Circuits, Devices & Systems, 2004.